TSMC, 7nm보다 5nm 공정의 수율이 좋음
2020.08.26
반도체 공정이 얼마나 잘 발전하고 있는지에 대한 주요 지표 중 하나는 반도체 공정의 정량적 칩 수율, 즉 결함 밀도를 살펴보는 것입니다. 주어진 단위 면적당 결점이 적은 제조 공정은 결점이 많은 공정보다 알려진 양호한 실리콘을 더 많이 생산하게 될 것이며, 주조 공정의 목표는 시간의 경과에 따른 결점 비율을 최소화하는 것입니다. 이를 통해 고객은 주문 시 처리량을 높일 수 있으며, 주조 공장은 이를 제조 공정 개선 비용과 균형을 맞추는 것을 목표로 합니다.
결함 밀도에 사용되는 척도는 평방 센티미터 당 결함 수입니다. 0.5/cm2 미만인 것은 대개 좋은 측정 기준입니다. TSMC는 11월에 발표한 VLSI 심포지엄 2019에서 대량 생산이 시작된 지 3분기 만에 N7 공정 노드에서 제곱 센티미터 당 0.09개의 결함과 같은 매우 흥미로운 수치를 얻었습니다. 현재 상태로는, 새로운 공정 노드의 결점 비율은 개발 시 동시에 이전 노드의 결점 비율과 비교되는 경우가 많습니다. 그 결과, 이번 주 TSMC의 기술 심포지엄에서 이 그래프를 얻었습니다.
현재 TSMC의 N5 프로세스는 TSMC 개발 주기에서 N7이 동시에 수행한 것보다 결함 밀도가 낮습니다. TSMC의 이 슬라이드는 이벤트가 시작될 즈음에 선보였으며 더 자세한 그래프는 그날 오후에 제공되었습니다.
이 그림은 첫 번째 그래프의 로그 곡선이 아니라 선형입니다. 이는 TSMC의 N5 공정이 현재 평방 센티미터 당 0.10 – 0.11 정도의 결함을 가지고 있다는 것을 의미하며, 회사는 다음 분기에 대량 생산으로 인해 0.10 미만으로 떨어질 것으로 예상하고 있습니다.
5nm 수율을 약간 향상시키는 요인 중 하나는 아마도 총 제조 단계 수를 줄이는 EUV (Extreme UltraViolet) 기술의 사용 증가 때문일 것입니다. 각 단계는 수율을 감소시킬 수 있는 잠재적인 기회이므로 EUV의 1 단계에 대해 4 단계의 DUV를 교체하여 해당 결함률 중 일부를 제거합니다.
TSMC의 첫 5nm 공정인 N5는 현재 대량 생산 중입니다. N5를 기반으로 한 첫 번째 제품은 올해 말까지 휴대폰용 스마트폰 프로세서가 될 것으로 예상됩니다.
